Capgemini Engineering Ingénieure/Ingénieur RTL design at CAPGEMINI ENGINEERING
berlin, Berlin, Germany -
Full Time


Start Date

Immediate

Expiry Date

05 Jan, 27

Salary

55000.0

Posted On

07 Oct, 26

Experience

1 year(s) or above

Remote Job

Yes

Telecommute

Yes

Sponsor Visa

No

Skills

Industry

Electrical Equipment Manufacturing

Description

Vos missions :


En tant qu’ingénieur design ASIC Front-End Generic Product vous participerez à:


  • L’étude et la spécification d’IP numériques ou mixtes numériques-analogiques utilisés dans des composants de type ASIC
  • L’étude de l’architecture du SoC
  • Design ou l’adaptation des IP en RTL (Verilog, SVerilog, VHDL) tout en suivant les règles afférentes de type DFT, CDC, RDC, Lint, UPF
  • L’intégration des IPs dans une partition ou au niveau du SoC
  • La qualité du projet en intervenant auprès des autres équipes VLSI (vérification, intégration, physical design, S/W-F/W, Product & Test Engineering)


Votre profil :


Vous avez au moins 3 ans d'expérience en :


  • Conception, vérification d’IP (numérique ou mixte digital/analogique)
  • Intégration d’IP au niveau SoC - Partition ou FPGA


Vous avez déjà travaillé sur un ou plusieurs de ces sujets :


  • SOC de type MCU, MPU mono-cœur ou multicœurs, Chiplet
  • CPU ISA ARM, MIPS, RISCV, …
  • Bus et Interconnect
  • Contrôleurs mémoires
  • Accélérateurs type GPU, NPU
  • Fonctions de communications
  • Contrôleurs ADC, DAC, Oscillateurs RC, XOSC, PLL

Responsibilities
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